En este artículo se presenta la arquitectura interna de transmisión de datos del dispositivo regional de control de la estabilidad, y se presentan las medidas correspondientes adoptadas en cada enlace desde la perspectiva de la mejora de la fiabilidad de la transmisión de datos, incluyendo principalmente la mejora del diseño de los programas relacionados con la RAM de doble puerto en la tarjeta de interfaz GPS, y la tarjeta de adquisición de datos analógicos En la aplicación de FIFO, el uso de dispositivos lógicos programables complejos (CPLD) para implementar el control lógico de adquisición de datos y la comprobación de redundancia cíclica (CRC), así como el diseño del protocolo de comunicación de red de la capa de aplicación de la red ARCnet. Estas medidas son sencillas en principio y fáciles de aplicar, y el análisis teórico y los experimentos específicos demuestran que pueden mejorar eficazmente la fiabilidad de la transmisión de datos.
The regional stability control device can effectively improve the stability limit of the system by exchanging information between different nodes of the power system and taking corresponding control measures at different locations according to the operation mode and fault conditions of the entire network. The device was put into operation in three substations and two power plants of the eastern Heilongjiang power grid in March 1997. Without major changes in the grid structure, it ensured the long-term safe operation of the eastern power grid under high stability limits and alleviated The power shortage problem of the eastern power plant.
Durante el funcionamiento a largo plazo del dispositivo, se puede observar en los archivos de registro de datos del ordenador central que es necesario seguir mejorando la fiabilidad de la transmisión de datos dentro del dispositivo. Esto se manifiesta principalmente en: ① Los paquetes de datos cargados por el ordenador inferior se pierden; ② Hay datos obviamente malos en algunos paquetes de datos (la desviación del valor real es demasiado grande). La fiabilidad de la transmisión de datos es una parte importante de la fiabilidad general de trabajo del dispositivo de control de estabilidad. En algunos casos extremos, la pérdida o transmisión errónea de mensajes de datos a largo plazo (como más de 10 ciclos consecutivos) hará que el dispositivo juzgue mal el estado actual de la red eléctrica, e incluso causará un mal funcionamiento.
Este artículo parte de la arquitectura interna de transmisión de datos del dispositivo regional de control de la estabilidad, analiza los posibles problemas en cada eslabón de la transmisión de datos y propone y aplica una serie de medidas correspondientes para resolverlos.
Sistema de transmisión de datos
The regional stability control device has a hierarchical structure of upper and lower computers to facilitate flexible configuration and meet the requirements of various applications. Network communication between the upper and lower computers is realized through the ARCnet network card. The lower computer is an industrial STD bus with a master-slave CPU structure. Only the master processor V40 can control the bus and access bus resources. The slave processor cannot directly access bus resources.The processors can be thought of as intelligent I/O on the bus, they only perform some specific functions do not participate in system-level decisions.
El sistema interno de transmisión de datos del dispositivo regional de control de estabilidad se muestra en la figura 1. El enlace de transmisión en el que los datos analógicos y de conmutación recogidos por cada tarjeta enchufable del ordenador esclavo se envían a la memoria del ordenador central incluye principalmente: ① La tarjeta del procesador de control principal V40 y la tarjeta de interfaz GPS intercambian información de estado y tiempo a través de RAM de doble puerto; ② La tarjeta V40 obtiene los datos analógicos y digitales recogidos de la tarjeta de conversión A/D y la tarjeta de entrada de conmutación a través del método de respuesta de puerto de E/S; ⑧La comunicación entre los ordenadores superior e inferior se realiza mediante la red de token industrial ARCnet.
GPS interface board data transmission
Los datos intercambiados entre la placa del procesador de control principal V40 y el microcontrolador de la placa de interfaz GPS incluyen principalmente: ① Información útil de tiempo y estado extraída de los mensajes de comunicación del receptor GPS. Esta información se añade como etiquetas de tiempo a las cantidades analógicas obtenidas a través de la recogida síncrona. y mensajes de datos de conmutación; ② bytes de comando y estado para garantizar el funcionamiento coordinado de la estructura CPU maestro-esclavo.
El intercambio de datos entre las CPU maestra y esclava es frecuente y la temporización es compleja y cambiante. Se selecciona la memoria RAM de doble puerto DS1609 de Dallas Company como memoria intermedia y memoria de datos. La tarjeta de interfaz GPS puede participar indirectamente en la toma de decisiones a nivel de sistema del ordenador inferior a través del método de RAM de doble puerto. Diseño del hardware DS1609
Es sencillo y fácil de implementar, pero los requisitos de programación del software relacionado son relativamente altos. Esto se debe a que permite a ambos extremos acceder a la unidad de memoria al mismo tiempo, pero el propio chip no proporciona lógica de arbitraje de conflictos de acceso por hardware. Los posibles conflictos de acceso deben evitarse mediante métodos de diseño de software. De lo contrario, pueden producirse conflictos de contención de lectura/escritura y de contención de escritura/escritura para la misma dirección, causando errores de lectura de datos, incertidumbre en el contenido de los datos y otros problemas. Reflejado en la placa de interfaz GPS, este conflicto de acceso causará directamente que la placa del procesador de control principal V40 obtenga datos erróneos, causando el fenómeno de "pseudo pérdida" de paquetes de datos, es decir, el paquete de datos ha sido realmente cargado al ordenador central, pero debido al error en el bit de bandera de cabecera no puede ser reconocido por el ordenador central, haciendo que los datos no puedan ser utilizados eficazmente.
The improved GPS interface board uses the “mailbox method” idea and combines the actual data traffic and flow direction to design dual-port RAM related programs. The main design ideas of the “mailbox method” are: ① The mailbox itself can ensure that there are no read/write conflicts and write/write conflicts. This can be achieved by querying the contents of a pair of mailbox flag memories. In special cases, it can also be implemented by a single memory; ② The mailbox is A sign of the read and write status on both sides of the storage section. This information can be used to avoid various possible conflicts.
Cuando se utiliza el "método de buzón" para diseñar un programa RAM de doble puerto, se debe prestar atención; ① Antes de obtener el permiso de operación de escritura de una determinada unidad de almacenamiento, el buzón correspondiente debe ser consultado, y el derecho de operación de escritura debe ser liberado inmediatamente después de completar la operación de escritura de una determinada unidad de almacenamiento; ② La RAM de doble puerto por defecto Un determinado lado tiene una mayor prioridad para obtener el derecho de operación de escritura. El lado con una prioridad más baja necesita consultar la memoria de bandera ⒉ veces en el proceso de obtención del derecho de operación de escritura (los 2 retardos de consulta se determinan según la velocidad real de las CPU maestra y esclava) para asegurar En cualquier caso, sólo un lado puede obtener derechos de operación de escritura para la misma sección de almacenamiento al mismo tiempo.
Las ventajas de utilizar el "método del buzón" para diseñar un programa RAM de doble puerto son: ① Incluso si la temporización de los programas relacionados en ambos lados de la RAM de doble puerto no se considera cuidadosamente, puede garantizar que no se produzcan conflictos de lectura/escritura y conflictos de escritura/escritura, lo que es especialmente adecuado para comunicaciones Sistemas de temporización frecuentes y complejos; ② Reducir la correlación de los programas en ambos lados de la RAM de doble puerto, facilitar la estructuración y modularización del diseño del programa, y mejorar la mantenibilidad y heredabilidad del programa.
A/D conversion board data transmission
La placa de conversión A/D original utiliza un microordenador de un solo chip y una memoria RAM de doble puerto para realizar las funciones de adquisición de datos e intercambio de datos con el sistema informático inferior. Los sistemas de microordenador de un chip y RAM de doble puerto implican un gran número de chips, y su consumo de energía y generación de calor son grandes. Una mala disipación del calor afectará a la estabilidad del funcionamiento del circuito. Al igual que la placa de interfaz GPS, la programación relacionada de la RAM de doble puerto requiere la consideración de muchos factores. Cuando se produce alguna interferencia electromagnética fuerte en un sitio industrial, la transmisión de datos se verá afectada, dando lugar a una gran cantidad de datos erróneos que aparecen al instante. En este momento, la comprobación de paridad horizontal utilizada por la placa de conversión A/D original no puede detectar un número par de errores y no puede cumplir los requisitos.
Del análisis se desprende que la señal de control del sistema a la tarjeta de conversión A/D es iniciar el muestreo. Esta señal es proporcionada por el pulso de muestreo síncrono en toda la red enviado por la placa de interfaz GPS y se implementa puramente en hardware.De esta manera, los datos transmitidos por la placa de conversión A/D a través del bus se envían todos en una dirección, incluyendo principalmente cantidades analógicas.
Data and its check code group and on-board status information (such as FIFO status, A/D conversion board data ready status, etc.). Noting the single data transmission direction and fixed data output sequence of this board, and considering the amount of data that needs to be buffered, IDT’s IDT7201 asynchronous FIFO was selected to replace the original dual-port RAM. The data read and write operations of FIFO can only be performed sequentially. The read and write operations only require the /W and /R signals to participate in the control and have nothing to do with the address signal, so the interface circuit is simple; at the same time, the hardware characteristics of the FIFO ensure that it is impossible to occur during use. In case of read-write conflicts, the reliability is high, and the related programming is simple and easy to implement.
The control logic of the A/D conversion board is implemented by a complex programmable logic device (CPLD), and the MAX7000 series chip of ALTERA Company is selected to replace the original single-chip microcomputer system. The advantages of MAX7000 are: ① Its programming is carried out by modifying logic function modules with fixed interconnection circuits, so the maximum delay between its input and output is predictable; ② Its logic block interconnection is lumped and has a higher operating frequency; ③High integration level, suitable for implementing more complex state machines and control circuits.
The state diagram of the A/D conversion board CPLD is shown in Figure 2. The control logic implemented by CPLD mainly includes: ① A/D conversion, such as starting conversion, switching channels, waiting for data, storing data, etc.; ② On-board status information display, such as FIFO status, trunk state machine progress, a set of data sampling end flags, etc. , This ensures that the main control processor V40 board can obtain sampling data in real time and accurately; ③ Implement cyclic redundancy check (CRC) on a set of collected data.
Como puede verse en la Figura 1, una gran cantidad de datos analógicos tiene que pasar por el bus STD, la tarjeta de red ARCnet del ordenador inferior y la tarjeta de red del ordenador superior antes de poder enviarse finalmente a la memoria del ordenador superior para su uso. La obtención de datos analógicos sincronizados a través de toda la red es una parte clave de la transmisión de datos. Ring, para asegurar la alta fiabilidad de los datos analógicos en el proceso de ser enviados desde la tarjeta de conversión A/D al ordenador central, es necesario realizar una comprobación de errores en los paquetes de datos. Cuando se detecta que hay un error repentino en los datos recibidos por el ordenador central, se abandonará el uso de este conjunto de datos para mejorar la fiabilidad de la transmisión de datos.
La tarjeta de conversión A/D utiliza inicialmente la comprobación de paridad horizontal, es decir, la comprobación de paridad se realiza en el mismo bit de cada carácter del mismo grupo de datos, y finalmente se obtiene una palabra de comprobación.Este esquema de detección de errores es simple y fácil de implementar, pero cuando se produce un número par de errores de ráfaga en los bits correspondientes para XOR, este esquema
Palabras clave: Pasarela de Internet de las Cosas
