The microcontroller is limited by the storage medium and cannot further process the sent and received data. Therefore, in applications that require further processing of large amounts of data, the powerful data processing capabilities of microcomputers must be used. In this way, reliable data transmission between the PIC microcontroller and the microcomputer must be achieved through communication circuits. The PICl6F876 microcontroller does not provide a serial port, but it integrates two different types of serial communication modules, namely the universal synchronous/asynchronous receiver-transmitter USART module and the master synchronous serial port MSSP. Considering that the serial ports of the PC are all nine-pin 232 structures, the serial interface of the PC is an external bus standard interface that complies with the EIA RS-232C specification. RS-232C uses negative logic, that is, logic “1”: -5v ~ -15v; logic “0”: 5V ~ 15V. The CMOS level is logic “1”: 4.99V, logic “0”: 0.01V; the logic “1” and “0” of TTL level are 2.4V and 0.4V respectively. Therefore, when using the RS-232C bus for serial communication, an external circuit is required to achieve level conversion. The driver is used at the transmitting end to convert the TTL or CMOS level to the RS-232C level, and the receiver is used at the receiving end to convert the RS-232C level into the TTL or CMOS level [2].
MAX232CPE of MAXIM Company is selected here for level conversion. MAX232CPE is a universal serial receiving/transmitting driver chip of MAXIM Company. It is used to realize the level conversion of handshake protocol required when the microcontroller and PC exchange data. The peripheral circuit of MAXIM232 is very simple. It only needs to connect a few external 0.1μF capacitors. The protection resistors between the same network labels are all 330Ω. Therefore, we mainly apply the USART in asynchronous transmission mode. Moreover, serial communication must be implemented using existing communication modules and combined with self-designed communication software.
The core of the USAR asynchronous transmitter is the transmit shift register TSR and the transmit buffer TXREG. TXREG is directly connected to the internal data bus and is a software-readable/writable register. The user program writes the data to be sent into TXREG, and then the hardware automatically controls the data to be loaded from TIREG to TSR (if 9-bit is selected) format, and together with the TX9D bit from TXSTA to form 9-bit data); then automatically add a start bit 0 in front and a stop bit 1 in the back to form a complete frame structure: Finally, in the baud rate clock Under the control of the shift register TSR, the data is sent out bit by bit; completing the conversion of “parallel to serial”.
O TSR aguarda até que o bit de paragem dos dados que estão a ser enviados seja enviado antes de carregar novos dados de transmissão a partir do TXREG. Quando o TXREG envia dados para o TSR, o registo TXREG fica vazio e, ao mesmo tempo, o bit de sinalização de interrupção de transmissão TXIF é colocado a 1, enviando um pedido de interrupção à CPU. Embora o bit de habilitação de interrupção de transmissão TXIE controle se a CPU responde à interrupção, TXIF será automaticamente definido como 1 enquanto TXREG estiver vazio. Além disso, o hardware limpará automaticamente o TXIF apenas depois de novos dados de transmissão serem escritos no registo TXREG. 0. Por conseguinte, também nos dá novas ideias e possibilidades de utilizar o software para avaliar o estado de funcionamento.
O núcleo do recetor assíncrono USART é o registo de deslocação de receção RSR e o registo de receção RCREG. Os dados de série assíncronos enviados pela parte comunicante são introduzidos a partir do pino RC7/RX/DT; sob o controlo do sinal de temporização de amostragem fornecido pelo gerador de débito, o circuito de deteção e recuperação de dados recolhe amostras da forma de onda do sinal de entrada. Para restaurar a aparência original dos dados; em seguida, sob o controlo do impulso de relógio de deslocamento fornecido pelo gerador de débito, os dados de série recuperados, bem como o bit de início e o bit de paragem, são movidos para o registo RSR passo a passo.
Desde que o bit de paragem seja amostrado, o registo de deslocação de receção RSR carrega os dados de 8 bits recebidos no registo de receção RCREG (se RCREG estiver vazio); e carrega o 9º bit (se houver) no bit RX9D; completou ao mesmo tempo a conversão "Série para paralelo"; definir o bit de sinalização de pedido de interrupção de receção RCIF = 1 para notificar a CPU para ler os dados no registo de receção RCREG e os dados do 9º bit RX9D. Na conceção do software, os dados do 9º bit são julgados (caracterizados) Em termos de propriedades dos dados, 1 representa o código de endereço e 0 representa o código de dados) para implementar o processamento correspondente.
Entre eles, o RCREG é um registo de buffer duplo com uma estrutura de 2 níveis de fila de primeiro a entrar, primeiro a sair. Da mesma forma, o bit RX9D é também uma estrutura de nível 2. Por conseguinte, isto permite que o registo de deslocação receba 2 quadros consecutivos de dados e os carregue na fila para armazenamento em buffer, e depois o terceiro dado pode ser deslocado para o registo RSR.
Palavras-chave: transmissão de dados sem fios
